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    • 专利摘要:
    本發明提供了一種資料讀取方法，包含有：使用一第一感測電壓，自一快閃記憶區塊中讀出一資料單元；對資料單元執行一錯誤偵測運算，並依據一偵測結果來計算一錯誤多項式；以及判斷錯誤多項式是否符合一預定條件，並依據一判斷結果來決定是否對資料單元進行資料讀取重試。
    公开号:TW201305809A
    申请号:TW100125777
    申请日:2011-07-21
    公开日:2013-02-01
    发明作者:Tsung-Chieh Yang
    申请人:Silicon Motion Inc；
    IPC主号:G06F11-00
    专利说明:
    快閃記憶體控制器及資料讀取方法
    本發明係關於一種快閃記憶體讀取機制，尤指一種快閃記憶體控制器及快閃記憶體的資料讀取方法。
    一般而言，由於快閃記憶體的存取過程中可能會發生資料內容的錯誤，所以目前在存入資料時係將原始的資料進行編碼後，再儲存編碼後的資料至快閃記憶體中，而資料讀取時則將編碼的資料讀出，再解碼所讀出的編碼資料來得到原先的資料；編/解碼操作雖然能夠進行除錯，然而僅只能更正部分的位元錯誤，而當發生超過一定程度以上的錯誤時，快閃記憶體控制器在執行完解碼操作後將發現無法對編碼資料進行有效解碼，所以需進行資料的讀取重試(Read Retry)，自快閃記憶體中再次讀出編碼資料，直到能夠對編碼資料進行有效解碼時才不需進行讀取重試。
    因此，本發明的目的之一在於提供一種可提早進行讀取重試的快閃記憶體控制器與相關的快閃記憶體讀取方法，以避免整體的存取時間過長，提升整體的存取效能。
    依據本發明之實施例，其係揭露一種資料讀取方法。該資料讀取方法包含有：使用一第一感測電壓，自一快閃記憶區塊中讀出一資料單元；對資料單元執行一錯誤偵測運算，並根據一偵測結果來計算一錯誤多項式；以及判斷錯誤多項式是否符合一預定條件，並依據一判斷結果來決定是否對資料單元進行資料讀取重試(Read Retry)。
    依據本發明的實施例，其另揭露一種快閃記憶體控制器。快閃記憶體控制器包含有一讀取電路、一偵測電路與一解碼電路，讀取電路係用以使用一第一感測電壓，自一快閃記憶區塊中讀出一資料單元，以及偵測電路係耦接至讀取電路，並用以對資料單元執行一錯誤偵測運算，產生一偵測結果，解碼電路係耦接至偵測電路，並用以依據偵測結果來計算一錯誤多項式，以及判斷錯誤多項式是否符合一預定條件，並依據一判斷結果來決定是否對資料單元進行資料讀取重試。
    請參照第1圖，第1圖是本發明一實施例之快閃記憶體控制器100的方塊示意圖。快閃記憶體控制器100包含有一讀取電路105、一偵測電路110以及一解碼電路115，其中快閃記憶體控制器100係接收一主機(host，未示於圖中)之資料存取命令，用以存取一快閃記憶體(未示於圖中)中的基本儲存單元(Cell)以讀出或寫入資料，為了方便說明，第1圖中僅顯示了資料讀取的資料流方向(此並非是本發明的限制)，其中資料D_2為先前儲存於快閃記憶體中的編碼資料，而資料D_1則是將資料D_2解碼後的原始資料。以目前所發展的記憶體顆粒而言，主要為一次可儲存1~3位元的不同儲存架構，分別稱為SLC(Single Level Cell)、MLC(Multi Level Cell)及TLC(Triple Level Cell)記憶體顆粒，而以一次可儲存3位元的TLC記憶體顆粒而言，每一基本儲存單元係具有至少八個不同的儲存狀態，因而能夠儲存3位元的資訊，每一基本儲存單元的閘極電壓準位範圍則細分成至少八個準位區間，利用閘極電壓位於哪一準位區間內來表示所儲存的3位元資訊為何，當然，本實施例的快閃記憶體控制器100可應用於存取TLC記憶體顆粒，也可應用於存取SLC與MLC架構的記憶體顆粒；此非本發明的限制。
    資料在存取過程中，可能有諸多原因導致存取錯誤，例如在資料儲存經過一段時間後，閘極電壓會衰減而降低本身的電壓值，致使若之後使用到預定的感測電壓來對一基本儲存單元進行資料讀取，則所讀出的位元資訊可能有錯，此時，可將預定的感測電壓視為有所偏差的感測電壓。因此，實際上快閃記憶體控制器100在存入一筆資料D_1時係對該筆資料D_1進行錯誤更正碼之編碼，再將編碼後的資料(亦稱為字碼資料(Codeword))D_2存入快閃記憶區塊中，而讀取時則自快閃記憶區塊先讀出編碼過的字碼資料D_2，再解碼該字碼資料來得到原先的資料D_1，所以，利用錯誤更正碼的編/解碼運算可避免資料內容在存取過程中喪失，然而，錯誤更正碼之編/解碼運算的更正能力也有一定的限度，至多僅能更正N個位元錯誤，N例如是68，因此，當字碼資料中發生超過N個位元錯誤時，快閃記憶體控制器100將無法對該筆字碼資料進行錯誤校正或除錯來得到(或還原出)原先的資料，在此情況下，快閃記憶體控制器100會進行資料的讀取重試(Read Retry)，以機率來說，使用有偏差的感測電壓所讀出之字碼資料中常發生多於N位元的錯誤，而使用正確感測電壓所讀出之字碼資料中的位元錯誤個數則會小於N，因此，當需要進行讀取重試時，快閃記憶體控制器100係控制快閃記憶體利用不同的感測電壓(例如不同的第二(組)感測電壓)對該筆字碼資料進行第二次的讀取以及錯誤更正碼的解碼運算，讀取重試的操作會使用不同(組)的感測電壓而持續執行直到錯誤更正碼的解碼運算能夠更正所讀出的字碼資料為止(亦即所讀出之字碼資料中發生低於或等於N的位元錯誤)。
    請參照第2圖，第2圖是快閃記憶體資料存取時的理想資料處理流程示意圖。如第2圖所示，橫軸t為時間軸(t1~t4為不同時間點)，字碼資料CW1~CW8係分別從快閃記憶區塊(具有相對應的多個基本儲存單元)中所依序讀取出，舉例來說，每一字碼資料係為具有1024位元組大小(1KB)的資料，而八個字碼資料(8KB大小的資料)係組成快閃記憶體中的一個儲存頁面(Page)，而錯誤偵測運算以及錯誤更正碼的解碼運算係逐一地對每一字碼資料進行處理以得到原先的資料，其中DET_1係表示對字碼資料CW1進行錯誤偵測運算所花的時間，而DEC_1係表示對字碼資料CW1進行解碼運算所花的時間，其他則依此類推，而第2圖中僅表示了錯誤偵測運算以及錯誤更正碼的解碼運算依序執行的結果，也就是說，僅表示了當這一級的電路針對目前的字碼資料(例如CW2)進行錯誤偵測運算時，下一級的電路可對前一字碼資料(例如CW1)進行解碼運算，亦並非表示對字碼資料進行解碼運算所需的時間必須等於對字碼資料進行錯誤偵測運算所需的時間，此並非是本發明的限制。由於第2圖所示之資料處理流程係為最佳的處理流程結果，每一字碼資料中發生的錯誤位元數係小於或等於N，因此對每一字碼資料解碼的結果皆成功，所以當結束前一字碼資料(例如CW1)的解碼運算後，恰好可以繼續對目前的字碼資料(例如CW2)進行解碼運算，而錯誤偵測運算則可立刻對下一字碼資料(例如CW3)進行錯誤偵測，然而，如前段所述，實際上並非所有讀出的字碼資料中發生之錯誤位元數皆小於或等於解碼運算至多所能更正的位元數，所以常常需要進行讀取重試來重新讀出字碼資料，而一旦進行讀取重試，則表示之前曾執行過至少一次的解碼運算而該次解碼運算無法解出字碼資料，因此，就資料的處理流程結果來看，需要耗費較多時間來處理，整體的效能會相當差；如第3圖所示，第3圖是一般快閃記憶體資料存取時的資料處理流程示意圖，例如，在t1時間點所讀取出的字碼資料CW1無法被解碼，所以在t2時間點對字碼資料CW1進行了一次的讀取重試，此表示了對字碼資料CW1而言在時間點t2、t3進行了兩次完整的解碼運算，其中時間點t2所執行的解碼運算係在完整地執行後才得到無法解出字碼資料CW1的結果。
    由於若真的需要進行讀取重試時並無法節省資料讀取重試的操作，並且除非完整執行完解碼運算才能確實得知是否能夠除錯的結果，因此，針對有可能無法進行除錯的字碼資料，在本發明之實施例中，快閃記憶體控制器100係直接放棄對該字碼資料進行後續解碼運算，並進行讀取重試，使用不同的感測電壓讀出該筆字碼資料，換言之，當有某一筆字碼資料有可能無法被除錯時，快閃記憶體控制器100係假設該筆字碼資料係為無法被除錯的資料，並假設使用當前感測電壓(亦即第一感測電壓)來讀取該筆字碼資料是不正確的，因此，快閃記憶體控制器100會進行讀取重試而使用另一感測電壓(例如第一感測電壓)來讀取該筆字碼資料，如此一來，當發現該筆字碼資料有可能無法被除錯時，不需完整執行解碼運算就可立即進行讀取重試，可省去部分解碼運算(例如較耗資源的錯誤定位搜尋運算)所耗費的計算時間與所佔用的系統資源，整體效能將可獲得有效的提升。
    實作上，讀取電路105係用以接收自快閃記憶體的一快閃記憶區塊(包含一或多個基本儲存單元)中所讀取的儲存資料單元(亦即字碼資料)，而偵測電路110係耦接至讀取電路105並用以對所接收的字碼資料進行一錯誤偵測運算以產生一偵測結果，以及，解碼電路115係耦接至偵測電路110並用以依據偵測電路110所輸出的偵測結果來計算一錯誤多項式(error polynomial)，以及判斷該錯誤多項式是否符合一預定條件，並依據一判斷結果來決定是否對該資料單元(亦即字碼資料)進行資料讀取重試或繼續進行解碼運算，亦即，解碼電路115會根據判斷結果來決定是否完整執行解碼運算。具體而言，以BCH碼的解碼運算為例，解碼運算主要包含有錯誤多項式的計算以及錯誤定位搜尋運算，而解碼失敗的確認係指執行錯誤定位搜尋時找到超過N個錯誤，其中N為BCH碼的解碼運算至多能更正的位元數。請參照第4圖，第4圖是第1圖所示之解碼電路115的方塊示意圖。解碼電路115包含有一錯誤方程式計算單元1151、一錯誤定位搜尋單元1152以及一控制單元1153，錯誤方程式計算單元1151係用以參考偵測電路110所產生的偵測結果，計算一錯誤多項式，偵測結果係指偵測電路110對該字碼資料進行錯誤偵測運算所產生的徵狀值(Syndrome)V_S，當徵狀值V_S為零時，表示該字碼資料中不存在任何位元錯誤，而當徵狀值並非為零V_S時，表示該字碼資料中存在有位元錯誤，因此，錯誤方程式計算單元1151係參考徵狀值V_S來計算該錯誤多項式Λ(x)，當徵狀值並非為零V_S時，錯誤方程式計算單元1151計算出錯誤多項式Λ(x)。錯誤定位搜尋單元1152係耦接至錯誤方程式計算單元1151，並用以依據該錯誤多項式Λ(x)來進行一錯誤定位搜尋運算，該錯誤定位搜尋運算例如是秦氏搜尋運算(Chien-search)，當然此僅是作為實施例說明之用，並非是本發明的限制。控制單元1153係耦接至錯誤方程式計算單元1151與錯誤定位搜尋單元1152，並用以判斷該錯誤多項式Λ(x)之一最高項的一維度是否符合該預定條件，來產生一判斷結果，以及控制錯誤定位搜尋單元1152以決定是否執行錯誤定位搜尋運算，當判斷結果指示出維度符合該預定條件，該控制單元1153係決定不執行該錯誤定位搜尋運算而使用第二(組)感測電壓來對該字碼資料進行資料讀取重試，而當該判斷結果指示該維度並未符合該預定條件，該控制單元1153係決定執行該錯誤定位搜尋運算(亦即繼續進行解碼運算)，並對經由該第一感測電壓所讀取之該字碼資料進行錯誤更正。
    舉例來說，錯誤方程式計算單元1151所計算的錯誤多項式Λ(x)可利用下列方程式表示：
    Λ(x)=Λnxn+...+Λ0x0
    其中數值n為錯誤多項式Λ(x)之最高項次的維度，而Λn為錯誤多項式Λ(x)之最高項次的係數且不為零，控制單元1153係判斷n的數值與錯誤定位搜尋單元1152所能更正的最多位元個數N的大小關係，來判斷是否進行後續解碼操作(錯誤定位搜尋運算)或是直接進行資料讀取重試而不浪費時間與資源來執行後續解碼操作。當該筆字碼資料中有少於N個的位元錯誤時，例如存在M個位元錯誤而數值M小於數值N，則錯誤多項式Λ(x)所具有的特性為最高項次的維度n也會小於N。而當該筆字碼資料中恰好存在N個位元錯誤時，則錯誤多項式Λ(x)之最高項次的維度n會恰好等於N，然而，當該筆字碼資料中存在有多於N個的位元錯誤(例如存在L個位元錯誤而數值L大於數值N)時，則錯誤多項式Λ(x)之最高項次的維度n也會等於數值N，因此，當最高項次之維度n的數值恰好等於錯誤更正碼之解碼運算所能更正的最多位元個數N時，有部分機率為解碼運算恰能對該字碼資料進行除錯，而另一部分機率則是解碼運算無法對該字碼資料進行除錯，然而，確認解碼運算能否對該字碼資料進行除錯必需等到執行完錯誤定位搜尋運算之後，若是執行完錯誤定位搜尋運算並恰好找到N個錯誤，則表示解碼運算能夠對該字碼資料進行除錯，反之，若是執行完錯誤定位搜尋運算後找到重根，則表示解碼運算無法對該字碼資料進行除錯。
    舉例來說，若N為68，則當最高項次的維度n小於數值68時，控制單元1153係判定錯誤定位搜尋單元1152能夠找出少於68個的位元錯誤，因此有能力進行錯誤更正碼的解碼運算來得到原先的資料。反之，當最高項次的維度n等於數值68時，表示該筆字碼資料中可能有恰好68個或多於68個的位元錯誤，由於實際上必需在執行完錯誤定位搜尋運算後才能得知確實的位元錯誤個數，所以，當錯誤多項式之最高項次的維度n的數值恰為一次錯誤更正碼運算所能解碼的最多位元數68時，該錯誤更正碼運算係有極大的機率無法解出該字碼資料中所發生的錯誤。因此，在本實施例中，為了避免系統花費大量的時間與資源來執行無法解出位元錯誤的錯誤更正碼運算，當最高項次的維度n等於數值68時，控制單元1153係判定此時進行錯誤定位搜尋運算整體來說將花費較多系統資源，因此，關閉錯誤定位搜尋單元1152對該筆字碼資料進行錯誤定位搜尋運算的操作，換言之，前述之預定條件係為維度n不小於錯誤更正碼之解碼運算所能更正的最大位元數N(例如68)，因此，當最高項次的維度n等於數值68時，表示維度n符合該預定條件，解碼電路115係選擇不執行後續的錯誤更正碼運算，而快閃記憶體控制器100會啟動讀取重試的操作，控制快閃記憶體以不同的感測電壓來對該筆字碼資料進行再次讀取，亦即，在對利用第一(組)感測電壓所讀取之該筆字碼資料進行錯誤定位搜尋運算之前，即利用不同於第一(組)感測電壓第二(組)感測電壓再次讀取該筆字碼資料。反之，當最高項次的維度n小於數值68時，表示維度n並不符合該預定條件，解碼電路115係對經由前述第一感測電壓所讀取之字碼資料進行錯誤更正(除錯)。實作上，一筆字碼資料的資料大小例如是1024位元組(1KB)，而錯誤更正碼的解碼運算至多可對68位元錯誤進行除錯，因此，當發生最高項次的維度n等於數值68的情況時，發生錯誤個數恰為68的機率比發生錯誤個數多於68的機率來得相當小，所以，雖然當該筆字碼資料中恰發生68個位元錯誤時需要多執行一次以上的讀取重試運作，但是大部分時可節省執行後續解碼運算的時間與資源，因此，可有效提升整體系統的效能。
    為使讀者更加明瞭本發明之實施例的發明精神所在，請參照第5圖，第5圖是第1圖所示之快閃記憶體控制器100的操作流程圖。倘若大體上可達到相同的結果，並不需要一定照第5圖所示之流程中的步驟順序來進行，且第5圖所示之步驟不一定要連續進行，亦即其他步驟亦可插入其中。詳細的流程步驟描述於下：步驟405：開始；步驟410：讀取電路105從一快閃記憶區塊中接收出一字碼資料；步驟415：偵測電路110對字碼資料進行錯誤偵測運算來產生徵狀值V_S；步驟420：錯誤方程式計算單元1151參考並非為零的徵狀值V_S計算出錯誤多項式Λ(x)；步驟425：控制單元1153判斷錯誤多項式Λ(x)之最高項次的維度n是否不小於錯誤更正碼之解碼運算所能更正的最大位元數N 若是，則執行步驟430；反之，則執行步驟435；步驟430：控制單元1153不執行後續的錯誤更正碼運算，且快閃記憶體控制器100會啟動讀取重試的操作；以及步驟435：解碼電路115會使用錯誤定位搜尋單元1152的錯誤定位搜尋運算對經由前述第一感測電壓所讀取之字碼資料進行錯誤更正(除錯)。
    此外，在其他實施例中，前述的預定條件亦可以是多項式Λ(x)之最高項次的維度n不小於錯誤偵測運算所能更正之一位元數M，其中數值M小於數值N(錯誤偵測運算所能更正之最多位元數)，例如，若數值N等於68，則數值M可以是67。換言之，在此一預定條件下，控制單元1153會判斷錯誤多項式Λ(x)之最高項次的維度n是否不小於M，以決定是否直接啟動讀取重試的操作或是進行後續的錯誤更正。詳細運作方式則類似於第5圖所示的流程步驟，差別只在於預條件為多項式Λ(x)之最高項次的維度n不小於錯誤偵測運算所能更正之一位元數M，因此，為了避免說明書過於冗長，在此不另贅述。
    以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
    100．．．快閃記憶體控制器
    105．．．讀取電路
    110．．．偵測電路
    115．．．解碼電路
    1151．．．錯誤方程式計算單元
    1152．．．錯誤定位搜尋單元
    1153．．．控制單元
    第1圖為本發明一實施例之快閃記憶體控制器的方塊示意圖。
    第2圖為快閃記憶體資料存取時的理想資料處理流程示意圖。
    第3圖為一般快閃記憶體資料存取時的資料處理流程示意圖。
    第4圖為第1圖所示之解碼電路的方塊示意圖。
    第5圖為第1圖所示之快閃記憶體控制器的操作流程圖。
    100．．．快閃記憶體控制器
    105．．．讀取電路
    110．．．偵測電路
    115．．．解碼電路
    权利要求:
    Claims (12)
    [1] 一種資料讀取方法，包含有：使用一第一感測電壓，自一快閃記憶區塊中讀出一資料單元；對該資料單元執行一錯誤偵測運算，並根據一偵測結果來計算一錯誤多項式；以及判斷該錯誤多項式是否符合一預定條件，並依據一判斷結果來決定是否對該資料單元進行資料讀取重試。
    [2] 如申請專利範圍第1項所述之資料讀取方法，其中判斷該錯誤多項式是否滿足該預定條件的步驟包含有：判斷該錯誤多項式之一最高項的一維度是否符合該預定條件，產生該判斷結果；以及決定是否對該資料單元進行資料讀取重試的步驟包含有：當該判斷結果指示該維度符合該預定條件，使用一第二感測電壓來對該資料單元進行資料讀取重試；以及當該判斷結果指示該維度並未符合該預定條件，對經由該第一感測電壓所讀取之該資料單元進行錯誤更正。
    [3] 如申請專利範圍第2項所述之資料讀取方法，其中該預定條件係為該維度不小於該錯誤偵測運算所能更正之一位元數。
    [4] 如申請專利範圍第3項所述之資料讀取方法，其中該位元數係該錯誤偵測運算所能更正之一最大位元數。
    [5] 如申請專利範圍第2項所述之資料讀取方法，其中該第一感測電壓係不同於該第二感測電壓。
    [6] 如申請專利範圍第1項所述之資料讀取方法，其中對該資料單元執行該錯誤偵測運算並依據該偵測結果來計算該錯誤多項式的步驟另包含有：偵測該資料單元，以產生一徵狀值作為該偵測結果；以及當該徵狀值並非為零時，依據該徵狀值來計算該錯誤多項式。
    [7] 一種快閃記憶體控制器，包含有：一讀取電路，用以使用一第一感測電壓，自一快閃記憶區塊中讀出一資料單元；一偵測電路，耦接至該讀取電路，用以對該資料單元執行一錯誤偵測運算，產生一偵測結果；以及一解碼電路，耦接至該偵測電路，用以依據該偵測結果來計算一錯誤多項式，以及判斷該錯誤多項式是否符合一預定條件，並依據一判斷結果來決定是否對該資料單元進行資料讀取重試。
    [8] 如申請專利範圍第7項所述之快閃記憶體控制器，其中該解碼電路包含有：一錯誤方程式計算單元，用以參考該偵測結果，計算該錯誤多項式；一錯誤定位搜尋單元，耦接至該錯誤方程式計算單元，用以依據該錯誤多項式來進行一錯誤定位搜尋；以及一控制單元，耦接至該錯誤方程式計算單元與該錯誤定位搜尋單元，用以判斷該錯誤多項式之一最高項的一維度是否符合該預定條件，來產生該判斷結果，並控制該錯誤定位搜尋單元以決定是否執行該錯誤定位搜尋；其中當該判斷結果指示該維度符合該預定條件，該控制單元係決定不執行該錯誤定位搜尋而使用一第二感測電壓來對該資料單元進行資料讀取重試；以及當該判斷結果指示該維度並未符合該預定條件，該控制單元係決定執行該錯誤定位搜尋，並對經由該第一感測電壓所讀取之該資料單元進行錯誤更正。
    [9] 如申請專利範圍第8項所述之快閃記憶體控制器，其中該預定條件係為該維度不小於該錯誤偵測運算所能更正之一位元數。
    [10] 如申請專利範圍第9項所述之快閃記憶體控制器，其中該位元數係該錯誤偵測運算所能更正之一最大位元數。
    [11] 如申請專利範圍第8項所述之快閃記憶體控制器，其中該第一感測電壓係不同於該第二感測電壓。
    [12] 如申請專利範圍第7項所述之快閃記憶體控制器，其中該偵測單元係用以偵測該資料單元，以產生一徵狀值作為該偵測結果，以及當該徵狀值並非為零時，該解碼電路係依據該徵狀值來計算該錯誤多項式。
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